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三種不同級別的編輯,讓你選擇從最好的價格和你Application.Free特征自己設定的手動編寫的Verilog,VHDL和SystemC的測試平台耗時的過程。圖形化生成時序Diagrams.SynaptiCAD他們提供3個級別的測試基準生成,以滿足您所有的設計需求。 SynaptiCAD公司提供支持最新的測試設備和仿真技術,讓您港口您的仿真和時序分析數據,你的原型環境。
現代集成化CAD VLSI組成的方案,在不同方向的各種設計程序和計劃的不同類型的大型數。集成化CAD公司最知名的創作者Mentor Graphics公司,Cadence設計係統,Synopsys公司。除了這些個別課程或本集團經營的ECAD領域的許多公司提供的方案。合成測試已知的係統之一,是SynaptiCAD公司公司Simucad。在本係統綜合測試執行的計劃TestBencher臨,從而產生對於總線的同步和異步交易時間圖表的HDL代碼,由用戶製定。用戶可以調整時間圖,TestBencher臨他們迅速研究。是伴隨著意外的值信號和交易的固定造型總線事務。
想要一個功能強大,且易於使用的模擬環境嗎? SynaptiCADs仿真和調試工具提供了一個控製所有你的模擬工具的標準界麵。 SynaptiCADs時序圖編輯們最廣泛,最精確的時序分析功能在市場上的任何時序圖編輯器,包括延遲的相關性,Reconvergent扇出,及鍾表模型抖動和緩衝延遲。
功能建模(功能仿真)允許您檢查計劃的正確性。為這些目的,用於包裝的Libero廣為人知的產品的ModelSim。此外,為一代使用的產品WaveFormer精簡版公司SynaptiCAD公司的測試操作。跟蹤通過使用其自己的產品設計,誰也有設計師的定時器工具的時空特征分析的工具,允許靜態分析在一個芯片上的信號延遲項目的選定用戶的FPGA;方式配售宏ChipEdit;指任用聯係PinEdit。後安置和路由使用的ModelSim執行的時空建模(時序仿真)包裝芯片項目。
TestBencher Pro:
用 於從獨立於語言的時序邏輯表生成交互式VHDL,Verilog, OpenVera,e, 和TestBuilder 測試基準及總線功能的模型。生成的測試基準能提供基於仿真相應的不同的激發向量,以便於測試基準功能作為一個被測試係統環境的動作模型正常工作。 TestBencher Pro是一個優秀的測試大規模FPGA 和 ASIC設計的工具。
BugHunter Pro:
一款用於 Verilog, VHDL 和 C++ 模擬器的圖形調試係統。BugHunter 支持所有主要的 HDL 模擬器,其主要功能包括:單一步驟調試、波形數據串流、項目管理等等。可以偵測程序與幫助係統的交互過程從而發現問題所在。
VeriLogger Pro:
Verilog模擬器軟件。提供一個綜合了傳統Verilog模擬器所有特征的仿真環境,它具有強大的圖形測試矢量產生器。VeriLogger的快速模型測試使用戶可以對設計中的每個模型進行“自底向上”的測試。
WaveFormer Pro:
由 時序圖分析器、模擬器和測試向量生成器組合而成。它為設計人員提供了一個集成的環境,可以用來開發數字和模擬線路的時序圖。WaveFormer Pro可以由Spice模擬器,Mathematica,或Matlab等工具輸入模擬數據。還可以利用WaveFormer Pro 內部擁有的波形函數直接生成模擬信號;或者將從總線上得到的數字信號變換成模擬信號。還可以將模擬信號波形逐段線性地變換成Spice模擬器的電壓信號 源。







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